Co je nanostack a proč se skládá nahoru, ne do strany

Dosavadní čipy, i ty nejpokročilejší, skládají tranzistory typu n a p vedle sebe v jedné vrstvě. Nanostack je staví na sebe. Představte si dvoupodlažní dům místo rozlehlého přízemního bungalovu: na stejném pozemku získáte dvojnásobek podlahové plochy.

Prakticky to znamená několik věcí najednou:

• Vertikální skládání tranzistorů – komplementární páry n- a p-tranzistorů sedí nad sebou, ne vedle sebe, takže se na stejné ploše vejde víc logiky.
• Oddělená materiálová optimalizace – každá vrstva může mít jiné vlastnosti přizpůsobené svému typu tranzistoru, což u 2D rozvržení nešlo bez kompromisů.
• Spojování desek (wafer-to-wafer bonding) – dvě křemíkové desky se spojí ultratenkou dielektrickou vrstvou, čímž vznikne jeden funkční celek.
• Oddělení napájení a signálu – méně rušení, čistší elektrické chování.
• 40% škálování SRAM – menší a rychlejší paměť přímo na čipu, což je klíčové pro AI akcelerátory, kde právě lokální paměť bývá úzkým hrdlem.

IBM u nového uzlu uvádí až o 50 % vyšší výkon nebo až o 70 % lepší energetickou účinnost ve srovnání se svým 2nm procesem. V přepočtu na AI: akcelerátor postavený na 7angströmové technologii by podle IBM Research blogu mohl dosáhnout zhruba 9 000 TOPS oproti dnešním přibližně 1 500 TOPS a trénink velkého jazykového modelu zkrátit z řádově tří měsíců na několik týdnů.

Pozor: 0,7 nm neznamená to, co si myslíte

Důležitá poznámka, kterou IBM zdůrazňuje. Označení „0,7nm uzel“ neznamená, že každá součástka na čipu měří 0,7 nanometru. Číslo v názvu uzlu už dávno neodpovídá žádnému konkrétnímu fyzickému rozměru, je to spíš generační značka, podobně jako označení modelových řad u aut. Reálné rozměry jednotlivých struktur se liší vrstvu od vrstvy.

Co je ale nesporné: IBM se posunulo do takzvané „angstromové éry“ a jako první na světě předvedlo funkční CMOS invertor na sub-1nm technologii. Jde o laboratorně ověřený demonstrátor, ne o hotový procesor, který si koupíte v serveru. Samo IBM říká, že cestu do výroby vidí „nejdříve v horizontu pěti let“, tedy kolem roku 2031.

Kde je konkurence: TSMC, Intel, Huawei

IBM není jediné, kdo se snaží překonat limity 2D škálování. Srovnání ale není jednoduché, protože každý hráč řeší problém jinak a je v jiné fázi.

TSMC zůstává králem sériové výroby. Podle oficiálních materiálů k procesu A14 plánuje 1,4nm výrobu na rok 2028 s příslibem +15 % výkonu a −30 % spotřeby oproti N2. Nominálně je „0,7 nm“ polovina „1,4 nm“, ale různé firmy se nedají porovnávat jako čísla na pravítku. TSMC je napřed v komercializaci, IBM v laboratorním průlomu.

Intel na konferenci IEDM 2023 ukázal vlastní výzkumný směr CFET, který rovněž vertikálně skládá komplementární tranzistory, s roztečí hradel 60 nm. IBM o dva a půl roku později přichází s funkčním testovacím čipem a výsledky SRAM.

Huawei zvolil odlišnou cestu nazvanou LogicFolding. Nejde o 3D skládání tranzistorů na úrovni křemíku, ale o optimalizaci na úrovni návrhu obvodů, zkracování kritických cest a zvyšování hustoty v layoutu. Huawei mluví o prvních čipech Kirin s LogicFolding už na podzim 2026 a o hustotě ekvivalentní 1,4nm uzlu do roku 2031. Srovnávat to s nanostackem je jako srovnávat nový stavební materiál s chytřejším architektonickým plánem: obojí zvyšuje kapacitu budovy, ale úplně jiným způsobem.

Proč IBM čipy samo nevyrábí, a kdo by mohl

IBM opustilo komerční výrobu čipů už v roce 2014, kdy svůj mikroelektronický byznys převedlo na GlobalFoundries. Od té doby funguje jako výzkumná laboratoř, která technologie vyvíjí a licencuje. Nejbližší kandidát na výrobu nanostacku je japonský Rapidus; partnerství běží od prosince 2022, japonští inženýři se školí v IBM Albany a Rapidus staví pilotní linku na Hokkaidó s cílem masové 2nm výroby v roce 2027.

U nanostacku ale zatím IBM konkrétního výrobce nejmenuje. A překážek před sériovou výrobou je pořád hodně: přesné zarovnání waferů, uniformita bondingu, odvod tepla v těsné 3D struktuře, nové EDA nástroje pro trojrozměrný návrh, High-NA EUV litografie pro spolehlivé vzorování a především výtěžnost, tedy kolik čipů z jedné desky bude skutečně funkčních. Už v březnu 2026 IBM a Lam Research oznámily společný program zaměřený právě na „životaschopné cesty k výrobě“ sub-1nm logiky.

Co to znamená pro běžného člověka

Krátkodobě nic. Prvních pět let bude nanostack záležitostí laboratoří a pilotních linek. Pokud se výroba rozběhne kolem roku 2031, první nasazení dává smysl v AI akcelerátorech a cloudové infrastruktuře, tam, kde násobný výkon na čip ušetří měsíce výpočetního času a megawatthodiny energie. Do telefonů a notebooků se technologie reálně dostane spíš v první polovině třicátých let.

IBM neporušilo fyziku. Našlo způsob, jak ji obejít, a otevřelo cestu, o které samo říká, že by měla vystačit minimálně na dekádu dalšího škálování. Jestli z laboratorního demonstrátoru vznikne revoluce v křemíku, rozhodne až továrna, ne laboratoř.

Proč se mluví o konci křemíku

Křemík zůstává dominantním materiálem polovodičového průmyslu a v komerčních čipech bude hrát klíčovou roli ještě minimálně v následujících letech. Jenže fyzika mu postupně nastavuje limity. Když se délka hradla tranzistoru dostane pod zhruba 10 nanometrů, musí být kanál extrémně tenký – a právě tam začínají problémy.

Podle studií publikovaných v Nature Communications při takovém zmenšení výrazně klesá pohyblivost nosičů náboje a roste svodový proud. Tranzistor se hůře vypíná, více „propouští“ a ztrácí energetickou efektivitu.

Dvourozměrné materiály ze skupiny přechodových kovových dichalkogenidů (TMD) se chovají jinak. Jejich krystalová struktura je přirozeně atomárně tenká, a přesto si zachovává velmi dobrou elektrostatickou kontrolu i nízké únikové proudy. Podle stejných studií lze v TMD kanálech dosáhnout vyšší hustoty integrace než u křemíku při stejné ploše.

Právě proto se o 2D materiálech mluví jako o logickém dalším kroku – ne jako o okamžité náhradě křemíku, ale jako o kandidátovi pro nejpokročilejší technologické uzly budoucnosti.

Tři giganti, jeden wafer

Za „trojicí gigantů“ stojí konkrétní instituce s jasnými rolemi. Belgický imec je největší nezávislé výzkumné centrum pro nanoelektroniku na světě a funguje jako most mezi výzkumem a průmyslovou výrobou. Tchajwanské TSMC je největší smluvní výrobce čipů, který převádí laboratorní technologie do masové produkce. A nizozemské ASML dodává EUV litografické stroje, bez nichž nelze vyrábět nejpokročilejší čipy.

Oficiální prezentace na VLSI 2026 nesla název „First EUV-enabled integration route for 50 nm pitch N and PMOS transistors with 2D materials channel from a 300 mm fab“ a mezi autorskými afiliacemi figurovaly všechny tři organizace.

Výsledky nejsou čistě akademické: přibližně 94 % vyrobených tranzistorů bylo funkčních, s definovaným poměrem maximálního a minimálního proudu přes 100 000. Dosažená délka kanálu byla kolem 28 nanometrů.

Klíčovým parametrem je rozteč 50 nanometrů. Intel ve stejném období na témže sympoziu uvedl, že jeho nejpokročilejší křemíková technologie 18A pracuje s obdobnou roztečí kontaktovaného poly pitch. Dvourozměrné tranzistory se tak poprvé dostaly na metriky srovnatelné s nejmodernějším křemíkem – i když celková výrobní vyspělost je zatím nesrovnatelná.

Cesta sem nebyla krátká

Tento milník nevznikl náhodou, ale navazuje na několik let vývoje:

• IEDM 2023: první planární pFET z WSe₂ na 300mm waferu.
• VLSI 2024: stabilní suchý přenos 2D vrstev s výtěžností přes 99,5 %.
• IEDM 2025: pokročilý WSe₂ pFET vyvinutý ve spolupráci s TSMC, využívající dvouvrstvý materiál a řízenou oxidaci pro vytvoření rozhraní s dielektrikem.
• Březen 2025: ASML a imec uzavřely pětileté strategické partnerství zahrnující EUV vybavení pilotních linek.
• Únor 2026: Evropská komise otevřela v Leuvenu pilotní linku NanoIC s investicí 2,5 miliardy eur zaměřenou na technologie pod hranicí 2 nm.

Právě na této infrastruktuře vznikl červnový výsledek. Tranzistory využívají architekturu se spodními kontakty (kanál je ukládán na předem definované wolframové kontaktní struktury) a překrývajícím hradlem. Celý proces je navržen tak, aby byl kompatibilní se stávajícími výrobními linkami.

Co to znamená pro běžného uživatele

Telefon ani notebook s 2D tranzistory se v nejbližších letech na trhu neobjeví. Imec ve své roadmapě počítá s prvním nasazením 2D součástek v tzv. éře A7, a to nejprve v pomocných částech čipů: napájecích regulátorech, spínačích, vestavěných pamětech DRAM nebo podpůrné logice. Širší využití ve výpočetních jádrech přijde až později – pravděpodobně v éře A3 a dále.

Podle roadmapy IEEE IRDS se klasické škálování křemíku podle Moorova zákona začne vyčerpávat kolem roku 2031. Poté bude růst výkonu stále více záviset na 3D integraci a nových materiálech. Reálně tak první produkty s 2D prvky dorazí do spotřebitelských zařízení v průběhu 30. let, přičemž přínos bude zpočátku spíše v nižší spotřebě a vyšší efektivitě než v dramatickém nárůstu výkonu.

Zbývá ale vyřešit několik zásadních problémů: kvalitu kontaktů, velkoplošnou výrobu kanálových vrstev, stabilní hradlový oxid bez dangling bondů, kontrolované dopování a variabilitu procesu. Žádný z nich zatím není triviální.

Česká stopa na okraji mapy

Přímo na demonstraci se české instituce nepodílely. Nepřímé zapojení ale existuje. Imec od dubna 2025 koordinuje evropskou Chips Design Platform, do níž je zapojeno i ČVUT. V projektu SPINS zaměřeném na kvantové pilotní linky se z České republiky účastní také společnost AMIRES.

Česko tak není přímým autorem tohoto průlomu, ale je součástí evropského ekosystému, který na podobných technologiích systematicky pracuje a může z nich v budoucnu těžit. Křemík nekončí. Ale poprvé má vedle sebe materiál, který mu v laboratorně-průmyslovém měřítku začíná konkurovat čísly, ne jen teorií.